**第七代DRAM撞墙：三星走...

**第七代DRAM撞墙：三星走“垂直”，SK海力士推“平面极限**

第七代DRAM撞墙：三星走“垂直”，SK海力士推“平面极限” 在亚10纳米（第七代，1d）极限微缩节点，三星电子与SK海力士正绘制截然不同的路线图，以突破下一代DRAM的物理极限——三星追求“垂直”路径，SK海力士则将“平面”推向极致。 据业界6日消息，三星电子正在研究16层垂直堆叠DRAM（16-tierVS-DRAM）工艺。与其在日益拥挤的土地上建造“独栋住宅”，三星选择像公寓楼一样将存储单元向上堆叠，以最大化面积效率。 为实现这一目标，三星正考虑将全环绕栅极（GAA）技术应用于DRAM3纳米代工（逻辑）工艺中。 该技术使晶体管被完全包裹在沟道的四个侧面。GAA最早在尖端的亚3纳米逻辑工艺中被引入。 该技术能比传统结构更精细地控制电流，大幅降低漏电流。然而，由于电容的存在，GAA在DRAM中的部署难度要大得多。逻辑芯片主要由用于计算的晶体管组成，而DRAM则建立在1晶体管1电容（1T1C）结构之上。 DRAM设计的挑战在于，要同时将大电容和GAA晶体管装入微小的单元中。电容的纵横比也必须提高，以保持足够的电荷。 三星的解决方案是，将原本高耸且易倒塌的电容侧放并分层堆叠，同时采用上方—实质上是将NAND闪存的单元外围电路置于下方（COP）概念移植到DRAM。 SK海力士的研究方向则相反：一种“4F²垂直栅极”DRAM。与传统的6F²布局相比，4F²结构可将单元面积减少约30%以上，兼顾近期密度与成本竞争力。 为抑制单元缩小带来的耦合噪声（干扰），SK海力士应用了位线屏蔽（BLS）技术，并加入共享背栅（SharedBG）作为增强晶体管阈值电压控制的核心技术。 此外，SK海力士正在研究“晶粒减薄”，以确保电路在晶圆键合下稳定运行。这被解读为迈向4F²结构的垫脚石，未来着眼于混合晶圆对晶圆键合。 三星电子与SK海力士均计划在今年的VLSI研讨会上公布其研究成果。 u200d一位业内人士解释称：“如果说1c是传统结构的完成形态，那么1d则标志着单元纯线缩小已不再足够——结构创新变得至关重要。谁的方法率先被认可为标准，谁就将掌握下一代DRAM的钥匙。”