韬定律更新：先进封装+半导体设...

发布者：乐晴

韬定律将跨越摩尔定律极限

“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平❗

我们理解华为韬定律分为工艺、系统两层3d创新

华为提到逻辑折叠等新技术构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。

1）器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数韬；意味着晶体管的创新，从平面MosFET到FinFET再到GAA都是这一准则的体现。

2）电路层面：关键在于缩短关键路径的走线长度，类似背面供电。我们理解该技术在于将芯片的底层器件层从一层转为多层，通过3d堆逻辑单元（晶体管）的方式降低逻辑单元通信时间，从原本的平面走线通信到垂直短距通信，即韬的体现。此外，市场也有从中道工艺层面的理解，即3D封装。

直接-FAB：中芯国际、华虹公司、燕东微等

增量-EDA：华大九天、概伦电子、广立微等

变化-设备：北方华创、中微公司、拓荆科技、中科飞测、精测电子等

陈蓉芳/陈瑜熙/向俊儒

3D堆叠与逻辑折叠有望成为重要方向

“韬定律”重点提到“逻辑折叠（Logic Folding）”概念，我们认为其本质是通过更高密度集成与更短互联距离提升系统效率，对应当前全球正在推进的Chiplet、2.5D/3D封装、HBM近存储、混合键合等方向。AI时代大量性能与功耗损耗并不发生在计算本身，而是发生在数据搬运过程中，因此“缩短信号路径”正在成为未来AI基础设施的重要优化方向。

产业链受益方向：GPU/CPU/AI ASIC、Chiplet、3D封装/CoWoS/HBM、混合键合、EDA、硅中介层/RDL、先进封装设备与材料、高速互联/CPO/光模块、服务器、液冷、高速PCB、连接器等AI基础设施产业链。

华为正式发布“韬（τ）定律”，核心思路是用“时间缩微”替代传统的“几何缩微”，通过逻辑折叠（LogicFolding）等技术构建器件、电路、芯片、系统四层级协同优化体系。

逻辑折叠带来的先进封装测试需求。逻辑折叠将传统平面布局的逻辑电路层从单层折叠为双层乃至多层，缩短关键路径的物理走线长度，要求芯片内部实现层间连接，对晶圆级先进封装（混合键合、硅通孔TSV、背面互联）的精度和良率提出更高要求，KGD测试预计将会有明显增加。

相关：键合（迈为、百傲、快克等），硅通孔（中微等），KGD测试（长川、强一、华峰、精智达、联讯、联动、矽电等）。

光互联带来的系统优化。高密度光互连节点引擎（Hi‑ONE），单模块8 Tb/s带宽，涉及CPO（共封装光学）、硅光互联等光电互联技术。

相关：罗博特科、联讯仪器、华兴源创、科瑞技术、博众精工、华盛昌、杰普特等。

玻璃基板等材料学的进步。“韬定律”将优化变量切换为时间常数τ（RC延迟，即电阻×电容的乘积），影响τ的变量远多于几何尺寸，包括互连线电阻、寄生电容、布线拓扑、逻辑折叠层数、系统互联协议等；玻璃的介电常数（DK）和介电损耗（DF）低，信号传输损耗小，适合高频、高速信号传输，适合于“韬定律”的要求。

相关：帝尔激光、长川科技、大族激光、东威科技、英诺激光、德龙激光等。#整体设计的优化。现有EDA面向面积、时序、功耗三轴独立优化，全尺度逻辑折叠要求工具链将多层堆叠裸片视为单一连续设计实体，意味着EDA工具链需要支持跨层级的协同优化；国产EDA受益。

孙柏阳/汪家豪/王宁/许贝尔

核心观点：以时空换几何，以系统赢单点

华为提出“韬（τ）定律”，本质是半导体性能提升从“几何缩微”转向“时间缩微”。过去靠晶体管做小、制程节点推进来提升性能；未来更多靠芯片架构、3D集成、先进封装、内存互联、光互联等方式压缩系统时延。

逻辑折叠：把关键互联从平面搬到立体空间

--传统芯片像“平房”，逻辑单元都铺在同一平面，距离一远，金属连线变长，RC延迟、功耗都会上升。

--逻辑折叠相当于“盖楼房”，把部分高速信号、clock、transceiver/receiver等关键互联区域拆到另一层晶圆，通过3D垂直互联缩短路径。

--主晶圆更多负责核心core计算，原本被顶层金属互联占用的面积被释放出来，有效晶体管密度、频率和能效都有提升空间。

--华为论文中提到，LogicFolding在固定制程节点下实现晶体管密度、功耗效率和频率提升，说明先进封装已经从“后道工艺”升级为性能提升路径。

先进封装：从“封”变成“3D堆叠性能放大器”

--逻辑折叠的关键是HybridBonding、TSV、RDL、晶圆减薄、精密对准、低温键合等3D集成工艺。

--后续Chiplet、HBM、CoWoS-L、3D堆叠持续推进，先进封装承担的不只是连接功能，而是直接决定芯片密度、互联时延、功耗和系统性能。

--行业竞争将从“有产能”升级到“有高密度互联能力、有良率控制能力、有系统级客户绑定能力”。

先进测试/设备：复杂度提升带来价值量扩张

--3D堆叠、Die-to-Die互联、HBM/Chiplet集成后，测试环节显著增多，测试时长、测试难度、探针卡精度要求同步提升。

--同时类比CoWoS/HBM产业链，芯片越复杂，测试机、探针卡、老化测试、系统级测试价值量越高。

先进互联：I/O墙和内存墙成为系统核心瓶颈

--韬定律在AI系统侧强调，未来瓶颈不只在算力，而在数据搬运：CPU/GPU与DRAM、HBM、CXL内存池、光互联之间的效率决定系统上限。

--华为提出UnifiedBus、Hi-ONE近封装光I/O、3DFolding，本质都是在解决互联墙、内存墙、功耗墙。。

--因此，韬定律利好系统级内存互联芯片公司，龙头公司有望从“DDR接口芯片龙头”升级为“AI先进互联平台型龙头”。