半导体韬定律解读 事件：华为...

事件：华为发表“韬（τ）定律”，构建贯穿器件、电路、芯片到系统层面的多层级协同优化体系。

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1）韬定律是什么？

τ缩放是以晶体管、电路、芯片、系统四层延时（时间常数τ）为统一优化指标，全栈压缩时延。它不靠先进光刻机，而是通过3D堆叠、架构与互联优化实现半导体性能能效持续提升的全新技术路线。

2）韬定律的意义：

①底层迭代指标革新：终结摩尔定律 “缩小晶体管尺寸” 的传统路线，提出时间缩放理论，以全链路《延时》为统一优化指标，实现晶体管 - 电路 - 芯片 - 系统全栈协同迭代，打破各环节独立优化的壁垒。

②芯片端弯道超车：依托逻辑折叠、3D 堆叠等先进封装技术，可在先进光刻工艺之外，开辟芯片性能提升新路径，实现芯片密度与能效的显著优化。设定2029 年等效追平、2031 年超越传统摩尔定律迭代性能的时间里程碑。

③ AI 算力系统升级：打造超节点统一总线、高速光互联、3D折叠方案，结合存内计算与存储接口优化，全链路压缩通信延时，优化AI集群数据传输并适配万卡级算力需求。

④产业格局重构：AI 时代逻辑与存储深度融合，封装、内存环节话语权显著提升；3D 堆叠、系统架构、互联优化成为未来十年半导体核心发展主线。

产业链相关梳理：

逻辑折叠、3D 堆叠——先进封装：盛合晶微、通富微电、长电科技、甬矽电子

国产晶圆制造——中芯国际、华虹

近存、存内方案、存储接口优化——澜起科技

算力系统级提升、互联——超节点方案：盛科通信

东吴电子陈海进/刘玥娇

5月25日，华为发表“韬定律”，以时间缩微替代摩尔定律几何缩微，靠逻辑折叠提高密度。华为计划秋天发布采用该技术的新麒麟芯片，并预计2031年芯片密度可达1.4nm制程水平。

我们重申在5/21发布的《全球半导体代工》报告观点：为满足AI芯片需求，头部fab一方面加大设备投资，一方面加大于成熟工艺代工与先进封装合作，硅光有望成为新增长点。

我们预测2026年全球半导体资本开支增长32%到2272亿美元，利好海外设备商收入增长和中国国产化率提升。AI需求外溢对成熟工艺代工 （中芯、华虹、GFS、Tower有望进入量价齐升的上升周期）、先进封装 （日月光、长电盛合）和半导体设备 （ASML、应用材料、北方、中微）公司业绩的拉动效应。

今天不是兑现！是FAB3.0时代!

华为新技术: 3D堆叠速度先起来，功耗(电池)和散热都是国内擅长的！

国内先进工艺不再彷徨，方向明确，大步向前！

三个层次，海外已经疯狂定义第三阶段，国内FAB目前仍处于第二阶段定价

-成熟制程：国内FAB正在演绎AI驱动的"量价齐升"行情;

-先进制程：设计和制造协同正在上演“1+1>2”剧情；

-封装/光协同:先进封装、硅光代工稳步推进， FAB定义为算力物理新基座。

核心及市值空间

中芯: 1.8万亿

华虹：8000亿

灿芯：300-400亿

SHZ

2026年5月25日，华为在上海举办的2026国际电路与系统研讨会上，由何庭波正式发布“韬（τ）定律”，这是中国在全球半导体领域首次提出的产业发展新定律。

核心思路： 以 时间缩微 替代传统的#几何缩微，通过逻辑折叠技术压缩信号时延、提升晶体管密度。

技术成果： 华为已据此在六年内量产381款芯片，#预计2031年相关高端芯片可达到1.4纳米制程同等水平。

后续计划： 今年秋季将发布采用该技术的全新麒麟手机芯片。

利好2.5/3D先进封装

-核心设备：拓荆科技（混合键合）、精测电子（星辰科技）、北方华创（混合键合）

-终端设备：中微公司、华海清科、中科飞测、芯源微等

-封测：盛合晶微，长电科技，通富微电、甬矽电子、汇成股份

封测厂高稼动率+涨价行情，资本开支预期高增：行业景气度上行，26Q1国内封测厂整体稼动率超80%，台厂满产导致传统订单外溢；叠加产品结构优化、折旧压力下行，盈利能力修复趋势明确。26Q1:长电科技/通富微电/华天科技/甬矽电子归母净利润分别yoy+42.74%/+224.55%

/扭亏/+8.15%，营收分别yoy-1.76%/+22.80%/+34.49%/+23.97%。

封测厂扩产意愿强劲，重视中后道设备材料零部件厂商业绩弹性。2026年资本开支规划：长电科技100亿（YoY+18%）；通富微电91亿元（YoY+47%）;甬矽电子40亿（YoY+79%）

国产算力主线，先进封装扩产贡献业绩及估值弹性：高壁垒CoWoS-S及CoWoS-L承接国产算力芯片封测需求，假设26-27年国内算力芯片出货300w/500w颗，测算对应约26w/59w片CoWoS产能需求。国产高端算力芯片结构升级，带动CoWoS-L产能需求提升，预计27年占比90%以上。先进封装产能扩容，同步带动行业整体盈利中枢上移。

相关：

OSAT：长电科技、甬矽电子、通富微电、汇成股份、盛合晶微等

三方测试：伟测科技、利扬芯片等

设备零部件：金海通、光力科技、芯碁微装、强一股份、和林微纳等

2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。

突破传统摩尔定律

从原理上看，“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

3D堆叠助力

从物理实现上看，3D堆叠成为重要技术手段。我们推测，首先实现的结构为sram+logic die的形式，通过混合键合，实现逻辑芯片从二维扩张向三维堆叠，进而提升晶体管密度。后续解决了散热问题后可以做更多形式的堆叠。

更多技术细节详见此前深度报告《3D IC续写摩尔定律，助推算力攀越AI之巅》。

晶圆厂（平房变高楼)：村龙、华虹等

封装厂：盛合晶微、长电科技、通富微电、甬矽电子等

CMP：华海清科、鼎龙股份、安集科技等

键合：拓荆科技等

TSV：中微公司，北方华创等

塑封及EMC（高楼的水泥浇灌)：耐科装备，三佳科技，华海诚科等

芯片级散热：德邦科技、鸿日达等

1）核心逻辑：

摩尔定律表面是在用先进制程压缩空间，本质是在压缩时间，也就是让信号传得更快、数据等得更少、系统响应更快。HW 这篇论文提出 τ scaling，从第一性原理出发，直接把“压缩等待时间”作为后摩尔时代的新方向。

2）产业含义：

7nm 之后继续缩小制程的收益变弱，国内短期突破更先进制程难度较大。因此，在已有 7nm 级别制造底座上，通过 3D 集成、先进封装、系统互连和 EDA 优化， 有机会绕开一部分先进制程约束。

3）落地情况：

手机SoC侧更接近落地 。论文里 2023–2025 年 Kirin planar 产品是量产，Kirin 2026/2027 LogicFolding 是 silicon，说明已有硅片验证，但还不是明确的大规模量产。Kirin 2028/2029 是 pre-silicon，属于规划阶段，不是已经实现。

AI 数据中心：

Unified Bus（统一互连）和 Hi-ONE（近封装高速光互连）技术，可能 已有关键模块验证 。但完整的 System-as-One-Chip、AI 3D Folding、2035 年 100× 集成度，主要还是中长期路线图，不是已经大规模落地。近期 DeepSeek V4-Pro API 永久降至原价 1/4，#说明国产AI算力成本下降可能快于预期，也#可以作为AI数据中心侧技术进步的旁证。

产业链重点：如果只看软件，最核心就是 EDA。论文明确把 3D-native EDA / τ-native toolchain 说成未来十年最重要的使能投资 。核心三大件是华大九天 、广立微 、概伦电子 。

华泰计算机 郭雅丽/范昳蕊/袁泽世/岳铂雄/王浩天/徐诚伟

定律：以''时间缩微''替代''几何缩微''，通过逻辑折叠与多层级协同优化系统性降低时间常数，为国产EDA带来全新增量逻辑。推荐沿''器件建模→电路设计→量产验证''链条布局：

① 华大九天（电路+芯片层）：作为国产EDA全流程龙头，其模拟/数字电路设计平台、物理验证及版图工具是逻辑折叠技术落地的关键载体，多层级协同优化需要全流程工具支撑，公司卡位最核心环节。

② 概伦电子（器件+电路层）：定律在器件层面强调优化晶体管及互连RC寄生参数，电路层面依赖逻辑折叠突破平面布局。概伦在SPICE建模、噪声分析与射频/模拟仿真具备核心优势，直接受益于时延压缩与寄生参数提取需求提升。

③ 广立微（芯片量产层）：华为已基于该定律量产381款芯片，大规模量产对良率提升与可测试性设计提出更高要求。广立微专注WAT测试与良率分析，在芯片量产设计环节不可或缺。

韬定律推动EDA从''制程驱动''转向''设计驱动''，国产替代与技术创新双重逻辑叠加。

华创计算机 吴鸣远/周志浩

— 、如何实现逻辑折叠？ 从结构图来看，是将高速信号部分的transceiver receiver和clock 这些金属互联部分单独分到第二片晶圆上（这部分信号的金属互联线一定要足够宽，才能延时低，这样会比较占芯片面积），主晶圆主要负责核心core 计算部分，这样就可以把有效晶体管密度大幅提升（原来给顶层金属互联线预留的布线空间可以腾挪出来）；

通过hybrid bonding 的工艺实现die to die 的3d垂直互联，这部分的布线和配套的工艺应该是最大的挑战；

HW开辟了新的3D逻辑堆叠的产业趋势，重点关注核心产业链：

工艺环节 ：中芯国际 hybrid环节：拓荆科技 TSV环节：上海新阳 EDA布线：华大九天。

以上仅供参考不构成投资建议！

正式发布“韬（τ）定律”。5月25日，华为在上海举办的2026国际电路与系统研讨会上，由何庭波正式发布“韬（τ）定律”，核心思路是用“时间缩微”替代传统的“几何缩微”，通过逻辑折叠技术压缩信号时延、提升晶体管密度；华为预计通过此技术方案2031年相关高端芯片可达到1.4纳米制程同等水平，计划今年秋季将发布采用该技术的全新麒麟手机芯片。

重视测试机&探针卡等先进封装设备。类比TSMC的COWOS以及HBM，测试环节将明显增多，近年爱德万、泰瑞达的增长明显超过行业；参考FormFactor，HBM放量带动探针卡的需求大幅增加，海力士的收入从23Q4的1800万美金大幅增长至26Q1的6700万美金，翻了将近4倍。

重视H敞口的设备公司。长川科技（H敞口60-70%，H核心测试机供应商）、强一股份（H敞口80%，H核心探针卡供应商，近期合肥客户获得重大突破）、精测电子（量检测设备和H系FAB合作紧密）。

相关：长川科技、强一股份、华峰测控、精智达、联讯仪器、联动科技、金海通、矽电股份、精测电子、微导纳米、迈为股份等。

孙柏阳/汪家豪/王宁/许贝尔

1）华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能：预计到2031年基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。#（1）材料升级：采用寄生电容更小的材料，代替现有导线，比如Cu代替Al、W代替Cu、Co代替W等，新的金属导线材料减少了原有导线的寄生电容，从而提高速度，主要就是PVD、Metal CVD和Metal ALD；#（2）先进封装：即“逻辑折叠”，减少了电极和电极之间，连接“导线”的距离，从而提高速度；#（3）系统软件设计：“软件、架构、芯片”全栈软硬芯协同设计，定义了灵衢总线，重构计算系统互联协议。

2）先进封装技术快速发展，带来封测设备新需求：（1）测试机：SoC芯片设计和制造的复杂性大幅增加，同时先进存储芯片为AI算力芯片提供高带宽的数据存储和传输支持、其容量和带宽的不断提升也进一步增加了芯片的复杂性，对高性能测试机需求显著增长；（2）封装设备：AI芯片主要采用HBM、CoWoS等2.5D、3D封装，涉及TSV刻蚀设备、薄膜沉积设备等前道图形化设备、同时对减薄机要求提升、还新增了混合键合等新电气互联方式。

（1）测试设备：关注AI芯片带来的国产SoC测试机突破，相关长川科技、华峰测控、联动科技等；（2）封装设备：相关北方华创（TSV刻蚀）、中微公司（TSV刻蚀）、拓荆科技（薄膜沉积+键合）、芯源微（涂胶显影+键合机）、华海清科（减薄机）、盛美上海（电镀机）、光力科技（划片机）、晶盛机电（减薄机）、迈为股份（磨划+键合）等。

东吴机械：周尔双/李文意/谈沂鑫

华为在ISCAS 2026抛出的"韬定律"，市场普遍解读为先进封装故事，我们认为这是误读。本质上不是物理定律突破，也不是简单的3D堆叠，而是芯片设计方法论的系统性重构——把传统"压缩晶体管尺寸"的路径，切换为"压缩电路设计路径"。

1）两条技术路线的分野

传统摩尔路径：晶体管做小→信号延迟降低→密度提升，依赖EUV与先进制程。韬定律路径：版图布局做短→等效信号延迟降低→单芯片等效密度对标先进制程。在14/7nm工艺底座下打出7/5nm的实际性能，相当于绕开制程封锁的工程级解法。

2）产业重估的真正逻辑

封锁倒逼出来的不是替代品，而是新范式。EDA工具、版图优化算法、IP复用平台、Chiplet互联标准——这套方法论一旦跑通，国产链条从设备到设计到封测全栈受益。麒麟2026秋季首发即首次商用落地，最具说服力的产品验证窗口已经打开。

主线判断：韬定律不止是技术名词，是产业话语权的转移信号。约束条件解除之日，即海外厂商压力骤增之时。

相关：三佳科技、福日电子、通富微电、长电科技、华大九天、概伦电子、华天科技、华海诚科。

事件：华为重磅提出了“逻辑折叠(LogicFolding)”等核心技术，指明半导体产业发展的新准则—韬定律，即以时间微缩替代几何微缩作为电子系统演进的新准则。

韬定律与摩尔定律本质是同源

摩尔定律含义追求IC晶体管数量每18-24个月翻倍，在40nm以前是真实物理尺度的缩小，但到当前，性能的提升往往是一个等效的概念，并不代表实际物理尺度的微缩。本质上看，器件性能的提升就是信号时延、晶体管密度的提升，这与韬定律指向同一个目标。

我们理解华为韬定律分为工艺、系统两层3d创新

华为提到逻辑折叠等新技术构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。

1、器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数韬；意味着晶体管的创新，从平面MosFET到FinFET再到GAA都是这一准则的体现。

2、电路层面：关键在于缩短关键路径的走线长度，类似背面供电。我们理解该技术在于将芯片的底层器件层从一层转为多层，通过3d堆逻辑单元（晶体管）的方式降低逻辑单元通信时间，从原本的平面走线通信到垂直短距通信，即韬的体现。此外，市场也有从中道工艺层面的理解，即3D封装。

器件与前道电路层面，价值量直接体现在Fab工艺中，相关：中芯国际、华虹半导体、燕东微，以及#配合做开发的设备公司：北方华创、中微公司、拓荆科技、中科飞测等。

系统和中道工艺层面，价值量体现在封测、互联、系统级通信，相关：精测电子、拓荆科技、百傲化学等。

陈蓉芳/向俊儒

华为--逻辑堆叠，基于全新的自由逻辑设计理念，由单层扩展至了双层，并实现晶体管密度等指标的大幅提升。

目前确定每多一层， 在光刻阶段 就要多用一次掩膜版、多一次光刻胶、多一次清洗。

这是在中芯国际 华为的 四重曝光技术路线的基础上 还要多N次（层）工艺。

引入专用 掩膜版（增加Mask层数）：

该技术的核心之一是“缩短关键路径的走线长度”。在芯片制造中，要打破传统平面布局的限制，往往需要增加额外的金属互连层或局部过孔层。每增加一层金属或过孔，就需要增加对应的光刻掩膜版。

增加光刻胶清洗次数：

工艺步骤叠加： 既然为了实现“逻辑折叠”需要增加特定的光刻层（用于上述的互连或器件优化），那么光刻工艺的基本流程（涂胶 -> 曝光 -> 显影 -> 清洗/去胶）就会随之重复。

高精度要求： 资料提到该技术旨在“持续压缩信号传播时延”。这意味着对线路的精细度和洁净度要求极高，任何微小的残留都可能影响高频信号传输，因此对光刻胶清洗的彻底性和次数可能有更严格的管控。

重视技术物理端--光刻环节耗材

光刻胶清洗--国林科技：2026年5月8日投资者关系管理信息:国林公司产品已经应用成熟制程与先进制程中，在先进存储芯片(3DNAND，232层)，3D先进封装等应用，以及晶圆代工fab厂中14-28nm制程中均有应用。

逻辑折叠=上下两层逻辑层+多层金属互连层，每层都要沉积高k介质、SiO₂绝缘层，ALD是必选工艺：垂直堆叠层数越多，ALD循环次数成倍增加，高纯臭氧（200~350g/m³）气源设备单机用量提升50%~150%；折叠结构深孔通孔多，臭氧低温氧化薄膜台阶覆盖更好，替代N₂O、双氧水，臭氧成为首选氧化剂；

掩膜版--冠石科技 ：国内唯一先进制程光掩膜版“逻辑堆叠”引入专用掩膜版（增加Mask层数）韬定律，每增加一层金属或过孔，就需要增加对应的光刻掩膜版。

第一段：芯片行业过去 60 年在干嘛

想象你在盖一栋大楼，里面要塞越多越好的房间。最直接的办法是什么？把砖头做小。砖头越小，同样面积能塞的房间就越多——这就是过去 60 年整个芯片行业在做的事。砖头叫''晶体管''，做小砖头这件事叫''摩尔定律''。

每两年砖头小一半，房间多一倍，电费还更省。所有人都开心，英特尔、台积电、三星，都靠这个吃饭。

第二段：问题来了，砖头小不下去了

但是砖头不能无限小。现在的砖头已经只有几个原子那么厚了，再小就要打架了——电子会乱跑、会漏电、会撞墙。

更糟的是：砖头做得更小，反而更贵。以前砖头小一倍，盖房子还便宜了；现在砖头小一倍，光是做砖头的机器（叫 EUV 光刻机）就一台 2 亿美元，一颗芯片设计费超过 10 亿美元，平均每块砖的成本不降反升。

这就是为什么大家都说''摩尔定律死了''。

第三段：华为这位包工头说了句''你们想错了''

华为这位包工头何庭波站出来说：你们都在死磕''砖头大小''，但盖房子真正在乎的不是砖头多小，是住进去的人多快能从厨房走到卧室。

她把这个新思路叫 τ 缩放。τ 是希腊字母，读''陶''，意思就是''时间''。

翻译成人话：别再纠结物体多小了，开始关心信号跑多快。

这一刀切下去就很妙——因为''时间''这东西，从一颗晶体管开关（万亿分之一秒），到整个数据中心跑一个 AI 任务（百万分之一秒），全都能用同一把尺子量。一把尺子量到底。

那她具体怎么做？四个招数。

招数一：LogicFolding —— 不再摊大饼，开始盖楼

砖头不能再小了，那就往上堆啊！

以前的芯片是一层平铺的，像个老北京四合院。LogicFolding 直接给你盖成上海陆家嘴——把逻辑电路、存储、模拟电路分到不同楼层，垂直叠起来。

这一招用在麒麟 2026 上，同样面积塞进 55% 更多的晶体管（密度从 155 涨到 238 MTr/mm²），还更省电 41%。注意，砖头没变小，工艺没换代，纯靠''会盖楼''赚到的。

这相当于在土地不够的城市，告诉大家：你们别再为地皮打架了，往上盖二十层就行了。

招数二：Unified Bus —— 把高速公路全部统一

现在的数据中心里，数据从一个芯片跑到另一个芯片要换好几次''车''：

在主板上跑用 PCIe（一种协议）

在 GPU 之间用 NVLink（另一种协议）

在机箱之间用 Ethernet（再一种协议）

跨机房用 InfiniBand（又一种协议）

就像你从北京去上海，要先骑自行车、再换公交、再换地铁、再换高铁、再换出租车，每换一次都要排队办手续、买票、安检。80% 的能源都浪费在''换车''上了，真正''赶路''的时间反而很少。

Unified Bus 一刀切——全部统一成一条超级高速公路，从你家门口直达上海。数据不用换车、不用握手、不用排队，跑得飞快。

实测下来，跨机箱传数据的延迟从几十微秒降到 100 纳秒，快了 500 倍。整个机房就像变成一颗超大芯片，文章给这个起了个名字叫''系统即单芯片''。

招数三：Hi-ONE —— 把电线全部换成光纤

数据在芯片之间跑，传统上用''电''——通过铜线传输。但电信号跑远了会衰减、会发热、会变慢。

Hi-ONE 干的事很直接：把芯片之间的''电线''全部换成''光纤''，让数据用光速传。一个模块能传 8 Tb/s（相当于一秒钟传 1000 部高清电影），传输距离从 1 米压到 5 厘米——光的引擎直接贴在封装旁边。

这相当于以前快递员骑电瓶车送货，现在直接换成传送带，瞬间到。

招数四：3D Folding —— 解决''出口太挤''的问题

最后一个问题更隐蔽：当你有很多颗芯片要互相说话时，两两之间都要拉一根线。10 颗芯片要 45 根线，100 颗芯片要 4950 根线，这个增长是平方的（N²），完全失控。

3D Folding 的思路是：别让大家在中间见面，把每个芯片的出口都引到表面，让所有信号在''楼顶''对接。这样连线数量从平方级（N²）降回线性（N），出口不再打架。

这有点像北京春运——以前所有人都挤在一个候车厅，现在改成每个人有自己的天台直接坐直升机走，立刻不堵了。

这四招合起来，到 2035 年的目标是什么？

文章给了一组很硬的数字：硬件集成度提升 100 倍以上。也就是说，2035 年的一颗''系统级 AI 芯片''，能力相当于今天 100 颗芯片堆起来。

而且这一切，不依赖 EUV、不依赖 2nm 制程。

最后说回这篇文章真正的含义——这才是它最值得品的地方：

何庭波是华为半导体的老板。她在文章里反复强调一句话：''我们 2020 到 2026 年量产了 381 款芯片''——这是在告诉所有人，我们说的这些不是 PPT 理论，是已经造出来摆在你面前的东西。

而文章的真正潜台词是：

''你们卡我们 2nm、卡我们 EUV？没关系，我们不跟你们玩这个了。我们换个赛道——不比砖头小，比楼盖得高、比路修得直、比信号跑得快。这个赛道你们没卡过、也没规则，我们来定。''

*公开资料整理，仅作为行业分析参考，不构成任何投资建议！